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FPGA的高速多通道数据采集控制器IP核设计

发布时间:2020-07-21 18:04:05 阅读: 来源:夜光粉厂家

随着可编程逻辑器件的不断进步和发展,FPGA在嵌入式系统中发挥着越来越重要的作用。本文介绍的在电能质量监测系统中信号采集模块控制器的 IP核,是采用硬件描述语言来实现的。首先它是以ADS8364芯片为控制对象,结合实际电路,将6通道同步采样的16位数据存储到FIFO控制器。当FIFO 控制器存储一个周期的数据后,产生一个中断信号,由PowerPC对其进行高速读取。这样能够减轻CPU的负担,不需要频繁地对6通道的采样数据进行读取,节省了CPU运算资源。

本文引用地址: ADS8364芯片的原理与具体应用

A/D转换芯片ADS8364是TI公司推出的专为高速同步数据采集系统设计的高速度、低功耗、6通道 (三相电压、三相电流)同步采样的16位A/D转换芯片。采用模拟和数字分别供电,在模拟输入端,有模拟参考电压输入、输出引脚和信号六通道正反相输入引脚;在数字端,主要包括控制ADS8364的读/写、复位、片选引脚和转换结果输出总线。

ADS8364芯片的转换过程为:当ADS8364的HOLDX保持至少20 ns的低电平时,转换开始。当转换结果被存入输出寄存器后,引脚EOC的输出将保持半个时钟周期的低电平,以提示数据分析处理器进行转换结果的接收,处理器通过置RD和CS为低电平可使数据通过并行输出总线读出。在转换数据的接收过程中,ADS8364芯片各引脚工作的时序达到协调一致,才能保证监测设备良好工作,具体时序安排如图1所示。

ADS8364芯片的数据输出方式分别由BYTE、ADD与地址线A2、A1、A0组合控制,转换结果的读取方式由电能质量监测系统中采用的数据分析处理器决定,一般可取直接读取、循环读取和FIFO方式的任何一种。根据BYTE为0或者为1可确定每次读取时得到的数据位数,根据ADD为0或者为1可确定第一次读取的是通道地址信息还是通道A/D转换结果。在实际应用中,我们结合了ADS8364模数转换器中的6个16位ADC可以成对同步工作的能力,3 个保持信号(HOLDA、HOLDB、HOLDC)可以同时被选通,其转换结果将保存在6个寄存器中。对于每一个读操作,ADS8364均输出16位数据,最高位为符号位。根据图2所示的ADS8364循环读取方式工作时序,需设置BYTE为0,A2、A1、A0分别为1、1、0。

2.3 A/D转换芯片控制模块及顶层文件的设计

控制器模块的设计:

①根据ADS8364的工作原理:HOLDX保持至少20ns的低电平,转换开始,所以控制器需根据时序要求产生 HOLD周期信号。

②转换结束后根据EOC的响应状态,需要置RD和CS为低电平,使数据通过并行输出总线读出。下面是根据EOC的状态改变RD值的 Verilog描述:

根据图1的工作时序和图2的循环读取方式以及对数据采集频率(12.8 kHz)的要求,对芯片相应的引脚进行控制,并和FIFO进行连接使采集的数据能够按照循环方式写入FIFO。采用Verilog硬件描述语言实现上述功能,并建立顶层文件正确连接各个功能模块。

顶层文件的Verilog描述如下:

如图3所示,时钟分频部分的输出与FIFO的数据写入时钟、AD_Ctrl的时钟和A/D转换芯片的时钟相连接。AD_Ctrl部分主要对ADS8364 芯片进行控制,其中输出RD也连接到FIFO的写使能端,对FIFO的数据写入进行控制。FIFO的读时钟接到系统时钟,读使能由CPU控制。当FIFO 写入一个周期的数据后,由prog_full产生中断信号,CPU响应并对FIFO进行读取。

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